とんずら雑記R

▼ 2008/12/15(月) [Q2HB] Performance Counter Core

2008/12/15 13:08 【FPGA::ALTERA_IP_CORE】

■[Altera][Q2HB][IP] Performance Counter Core

refer to:"Volume 5: Embedded Peripherals"，"Section V. Test and Debug Peripherals", "29. Performance Counter Core"

注意
performance counterは，複数clockを使用するシステム上では，CPU clockと同じdomainに配置すること．異なる場合はサイクル数から実時間へ正しく変換できない．(p.2453 "Multiple Clock Domain Considerations")

▲Core Overview

高精度パフォーマンスカウンタを提供するらしい．GNU profiler, gprofでも使得る模様．通常のInterval timerを利用することも可能．
３種類の測定方法については，"AN 391: Profiling Nios II Systems."にて述べる．

機能としては，クロックサイクルの計数と，イベント回数の記録である．それぞれ64bit/32bit精度を有す．

■Software Programming Model

便利なマクロや関数が用意されている．カウンタの初期化，開始，停止，測定対象セクションの開始・終了を行う．測定結果についても，テキストベースで表を出力する関数を用意してある．

パフォーマンスカウンタの名称を"performance counter"とした場合で，section counterは１番目を用いる例である．

    PERF_RESET( PERFORMANCE_COUNTER_BASE );
    PERF_START_MEASURING( PERFORMANCE_COUNTER_BASE );
    PERF_BEGIN( PERFORMANCE_COUNTER_BASE, 1);
	// 測定対象となる処理 //
    PERF_END(PERFORMANCE_COUNTER_BASE, 1);
    PERF_STOP_MEASURING(PERFORMANCE_COUNTER_BASE) ;
    printf("%qu cycle \n", perf_get_section_time(PERFORMANCE_COUNTER_BASE, 1));

注意点としては，section timeのみを図りたい場合でも，total counterも起動する必要があること．また，printfでalt_u64の表示を行う場合には，書式装飾子"q"*1を付与する必要がある．

*1 : gcc方言：long long 型の書式．"qu"で"unsigned long long"型である．

■注意事項

英語力の弱い人が適当に訳して抜粋，補強しています．
あやしいな，と思ったらご指摘いただけますと幸いです．
なお，オリジナルの英文を参照されることを強く推奨いたします．

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▼ 2008/12/15(月) [UG] DDR and DDR2 SDRAM High-Performance Controller User Guide

2008/12/15 13:07 【FPGA::ALTERA_IP_CORE】

■[SOPC][UG][IP] DDR_SDRAM_HP

refer to:"DDR and DDR2 SDRAM High-Performance Controller User Guide (ug_ddr_ddr2_sdram_hp.pdf)"

▲注意事項（document内部から場所を問わず抜粋）

論理合成時には，あらかじめTcl制約スクリプトを実行しておく必要がある．

<variation name>_pin_assignments.tcl.

▲ライセンス制約

OpenCore Plus Evaluationの場合：
time-limited device programming fileを生成する．このため，"Tethered"または"Untethered"による実行となる．時間制限にのみ縛られる場合*1か，JTAGケーブルにより接続されている状態が維持されている必要があります．

▲Functional Description

Signals

Symbol	説明
global_reset_n input)	DDRSDRAMコントローラへの非同期リセット入力．全てのリセット信号は，この信号を同期化したものからなる．この信号がローレベルの間は，完全にALTMEMPHY megafunction（PLLも含む）をリセット状態にする．
pll_ref_clk (Input)	PLLへのリファレンスクロック入力．
phy_clk (Output)	megafunctionのユーザ向けシステムクロック．DDR high-performance controllerとの入出力信号は，このクロックに同期して行う必要がある．
reset_phy_clk_n (Output)	ユーザへのリセット信号．この信号は，phy_clkクロックドメインに同期してアサート・デアサートされる．
aux_full_rate_clk (Output)	ALTMEMPHY megafunctionがユーザに提供している代替クロック（alternative clock）．このクロックは，外部メモリインタフェースのように常に同じ周波数で走ります． half-rate modeでは，このクロックはphy_clkの２倍の周波数で，2x clockが必要なときはいつも使えます． full-rate modeでは，このクロックはphy_clk信号と同じPLL出力で駆動されます．
aux_half_rate_clk (Output)	ユーザ向け代替クロック．このクロックは常に外部メモリの半分の周波数で走っています．フルレートモードのとき，このクロックはphy_clkの周波数の半分として使うことができます．例えば，half-rate bridge側に使うことができます．ハーフレートモードのとき，このクロックはphy_clk信号のように，PLL出力と同じもので駆動されます．
dll_reference_clk (Output)	外部でインスタンス化されるDLLに引き込まれる基準クロック．
reset_request_n (Output)	PLL出力がロックしていないときに示すリセット要求信号．他のシステムレベルリセットコントローラへの入力の，リセット要求としてこの信号を使う．PLLがロックしていない間は，この信号は常にローレベルです．コレを使うどんなリセット回路も，レベル検出よりは立下りエッジでリセット要求を検出すべきではない．（＝レベルでやれ？）
soft_reset_n (Input)	SOPC Builderのためのエッヂ検出リセット入力で，使用するか，他のシステムリセット回路によって制御される．この信号は，PHYに対して完全なリセットをアサートする要因となるが，PHYで使われているPLLには使われない．
oct_ctl_rs_value (Input)	ALTMEMPHY信号は，シリアル終端の値を与えます．ALT_OCT megafunction出力"Seriesterminationcontrol"に接続されるべきです．
oct_ctl_rt_value (Input)	ALTMEMPHY信号は，パラレル終端の値を与えます．ALT_OCT megafunction出力"Parallelterminationcontrol"に接続されるべきです．
dqs_delay_ctrl_import (Input)	このALTMEMPHYインスタンス内で，他のALTMEMPHYインスタンスのDLLを使うことを許可します．DLLつきのALTMEMPHYインスタンスの外部ポートを，他のALTMEMPHYインスタンスの入力ポートへ接続してください．

▲Creating A Simulation Testbench Environment

*1 : この場合は全てのライセンスにおいてUntetheredもしくはライセンス有りである必要がある．

■注意事項

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▼ 2008/12/15(月) [Q2HB] PLL

2008/12/15 13:06 【FPGA::ALTERA_IP_CORE】

■[SOPC][IP] PLL

refer to:"Volume 5: Embedded Peripherals"，"Section VI. Clock Control Peripherals", "31. PLL Core"

▲Core Overview

Avalon-MM I/Fをもつ，Stratixシリーズ/Cycloneシリーズ搭載のオンチップPLLコアである．PLLコンポーネントは，Mega FunctionのALTPLLを用いており，ラッパーコアとなる．SOPC Builderから実装するメリットとしては，status/control signalをMMレジスタからアクセス・参照することができる．

用途は，システム全域のクロック生成・モジュールの一部に供給するクロックの生成，である．

▲Function Description

PLL Status and Control Signals

ALTPLL Mega Fuctionはパラメタライズされていることから，ステータス・コントロール信号は可変長となる．所望のステータス信号・コントロール信号をSOPC Builder systemモジュール外に出すことができる．排他的に，Avalon-MM レジスタ経由でアクセスができる．

設定方法は，Instantiating the Core in SOPC Builderを参照のこと．

System Reset Considerations

FPGAのコンフィレグレーションにおいて，PLLコアは自動的にリセットします．PLLに与えられたリセット回路は，SOPC Builder systemモジュール全域へのリリースを解除する前に，PLLがロックすることを保障します．

注：PLLをリセットすることは，関連するSOPC Builder system moduleをリセットします．

Instantiating the Core in SOPC Builder

PLLコアは，ALTPLL Mega Functionを用いています．MegaWizardインタフェースを用いて，ユーザがステータス・コントロール信号の接続を指定します．
"PLL Setting"にて，ALTPLL MegaWizardを起動します．ここで，[1]Parameter Settingの"Inputs/Lock"ページで，"Lock output"グループに， Create "locked" outputチェックボックスがあります．これにチェックを入れると，PLL lock状態の信号が，SOPC Buidlerシステムモジュールのtop level moduleに出力されます．

その後，"Interface Page"にて，それの信号を出力する先を選択することができます．（registerかexportか）

ALTPLL Name	Input / Output	Avalon-MM PLL Wizard Name	Default Behavior	Description
areset	input	PLL Reset Input	デバイスコンフィグレーション時のみPLL初期化	PLLおよびシステムモジュールをリセットする
pllena	input	PLL Enable Input	常にenable	PLLをenableにする信号..
pfdena	input	PFD Enable Input	位相-周波数検出器は有効	検出器を有効にする．クロックリファレンスを切り替えるときに使う？
locked	output	PLL Locked Output	-	入力クロックにPLLがロックしたときにアサートされる

※aresetは，PLLのみをリセットするのではなく，SOPC Builder system module全域をリセットします．

■注意事項

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▼ 2008/12/15(月) [MAVA] Avalon-MMの仕様

2008/12/15 13:05 【FPGA::ALTERA_IP_CORE】

■[Altera][MAVA]Avalon-MMの仕様

referto: mnl_avalon_spec.pdf

▲Signals

Avalonシステムでは，全ての信号はアクティブ-Highとなっている．postfixが"-n"と表記している信号は，アクティブ-Lowとして参照が可能な信号である．

基本的な信号

Signal Type	Width	Dir	Description
read，read_n	1	In	読み出し要求．アサートされていればreaddataを要求されている．
write，write_n	1	In	書き込み要求．writedataが有効．
address	1-32	In	当該I/Fのデータ幅を１としてアドレッシングされる． '1'であっても，16bit幅なら2byte目，32bit幅なら4byte目相当となる
readdata	82*N(N=0-7)	Out	slaveからmasterへ出力するデータ信号．
writedata	82*N(N=0-7)	In	masterからslaveへ出力されるデータ信号．
byteenable，byteenable_n	2**N(N=0-7)	In	バイトレーンを指定する．データ幅が複数バイトのときに，アサートされているビットに対応したバイト値が有効であることを示す．
begintransfer	1	In	waitrequest信号にかかわらず，書く転送の最初のサイクルにアサートされる．

Wait-state信号

Signal Type	Width	Dir	Description
waitrequest，waitrequest_n	1	Out	read/write要求に応答できないときに，slaveによってアサートされる．アサートされたとき，slaveへの制御信号（begintransferとbeginbursttransferを除く）は値を維持する． Avalon-MM slaveは，アイドルサイクルの間，waitrequestをアサートすべきです． Avalon-MM master mayは，waitrequestがアサートされたときにトランザクションを初期化すべきです． Avalon-MM slaveのデザインは，この可能性を考慮に入れなければなりません．

サンプルのチャートをみると，masterからのreadrequest/writerequestがアサートされたときに脊髄反射する必要があるみたい．コンポーネント自身がデータの準備ができていない場合に，デアサートしておいたほうが無難かもしれん．masterが常にwaitrequestを受けていても問題が無いかはわからんけど．

# 参照していないだろうし大丈夫かなぁ

Pipeline Signals

Signal Type	Width	Dir	Description
readdatavalid，readdatavalid_n	1	Out	パイプライン読み出し転送の可変長レイテンシに使われます．readdata信号が，前の読み出し要求に対する応答の有効なデータを含んでいることを示すために，slaveによってアサートされます． readdatavalidを有するslaveは，要求を受けたそれぞれの読み出しサイクルのために，読み出しの受領とreaddatavalidのアサートの間に，この信号を１サイクル以上のレイテンシだけアサートする必要があります．

Burst Signals

Signal Type	Width	Dir	Description
burstcount	1-32	In	burstの１サイクル目の間，burstcountはバースト転送回数を示します．burstcountのポート幅がNの場合，サイズ2**(N-1)の最大バースト数がエンコードできます． burstcount信号は全体の転送に一定のままで残っています．（Figureでは１ｓｔサイクルだけなんだが）
beginbursttransfer	1	In	burst転送の開始のとき，burstの１サイクル目のためにアサートされます．この信号はwaitrequestの値に関係なく，１サイクル後にデアサートされます．

Flow Control Signals

Signal Type	Width	Dir	Description
readyfordata	1	Out	ペリフェラルがwrite転送準備を整えたことを示します．
dataavailable	1	Out	ペリフェラルがread転送準備を整えたことを示します．

Reset Signals

Signal Type	Width	Dir	Description
resetrequest，resetrequest_n	1	Out	ペリフェラルにAvalon-MMシステム全体をリセットすることを許可します．システムリセット信号を生成するために，全てのリセット信号が互いにORされます．

▲Slave Interface Properties

Name	Def.Value	有効範囲	説明
readLatency	0	0-63	読み出しレイテンシが固定の場合に使用されるレイテンシの値． readdatavalid信号が含まれる場合は未使用となる．
writeWaitTime	0	0-1000	slaveがwriteを許容するまでのサイクル数を示す．タイミングは，slaveがwaitrequestをwriteWaitTimeサイクルだけアサートしたようになる．

waitrequest信号が含まれる場合は未使用となる．|

readWaitTime	1	0-1000	slaveがread応答するまでのサイクル数を示す．タイミングは，slaveがwaitrequestをreadWaitTimeサイクルだけアサートしたようになる．
maximumPendingRead Transactions	1	1-64	slaveによってqueueに入れることができる最大のread要求数．
burstOnBurstBoundariesOnly	false	true/false	もしtrueにするならば，このインタフェースで提供されるburst転送が，burstサイズの倍数となるアドレスから始まることが保障される．（使い手が保障するのか?よくわからん）
linewrapBursts	false	true/false	tureの場合，slaveがインクリメンタルバーストに変えて，line wrapping burstを実装していることを示します． wrapping burstについて，アドレスがburst境界に達したときに，下位のビットだけが，アドレシングに使用される必要があるように，以前のburst境界にラップバックします． Ex.) burst境界が32byteで32bit幅のインタフェースがアドレス0x0Cにアクセスするwrapping burstは，次の順にアクセスを行う．（burst sizeより大きいビットは変化しないことに注意） 0xC, 0x10, 0x14, 0x18, 0x1C, 0x00, 0x04, 0x08
maxBurstSize	1	64	slaveが許容する最大burstサイズ
bridgesToMaster	null	同じコンポーネントのAvalon－MM master	slaveとmasterから構成され，特定のbyteまたはbytesを要求するslaveへのアクセスで，masterは同じbyteまたはbytesを要求するような特徴を持つAvalon-MMブリッヂ．
associatedClock	-	-	このslave I/Fが同期化するクロックインタフェース名．

■注意事項

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▼ 2008/12/11(木) [FPGA][ModelSIM] シミュレーションとライセンス

2008/12/11 13:13 【FPGA::QuartusII】

■[SOPC] Model-Simによるシミュレーション

▲設定～ModelSimのライセンス

最初のインストールでQuartusIIしか入れていなかったため，ModelSim AlteraEditionを入れる．ライセンスが無いといわれたので，その追加方法についてメモを残しておく．

SOPC Builderにて，[System Generation]タブのOptionグループの"Simulation. Create project simulator files."をcheckする．

"Run Simulator"を押下するとModelSimが起動する模様．

（ModelSimのインストール，ライセンスの取得は必須である．）

QuartusIIの，メニュー"Tool"→ "License Setup.." → "WebLicense Update"ボタンを押下すると，ALTERAのサイトに接続しにいきます．ALTERA WEB SITEのアカウントを取得しておき，LOGINします．
ユーザ情報を確認した後に，"ModelSim WEB edition"のライセンスも必要か問うているチェックボックスがあるので，忘れずにチェックを入れておきます．ライセンスファイルはメールで送られてきますので，コレを任意のフォルダに保存して，LM license managerがそれを参照するように設定します．
ユーザによっては，すでにxilinxやLM license managerを使用する製品を利用されているかもしれません．

マイコンピュータ→（右クリック）→ property → "詳細徹底"タブ → "環境変数"ボタン → ユーザの環境変数またはシステム環境変数
ここを参照して，下記の変数の値を修正します．存在しなければ新規に作成します．
QuartusIIに限れば，Option Dialogにて，"Use LM_LICENSE_FILE"の指定ができるチェックボックスが存在します．
ModelSimにはソレが無いため，環境変数の設定が必須となります．
ライセンスファイルが存在しない場合は，ここで記すような解決策の定時をダイアログで受けることになるでしょう．

環境変数

MGLS_LICENSE_FILE
LM_LICENSE_FILE

複数のファイルや，ライセンスサーバ（<port-number>@<server-name>）を参照する場合は，セミコロン';'で区切ります．

設定が正しくできているかどうかは，スタートメニューからたどって，"ModelSim-Altera 6.3g_p1 (Quartus II 8.1)"を実行します．
コマンド待ち受け画面（"transcript"）が出てくるので，ここで"lmutil lmdiag"と入力します．出力例を以下に示します．（IPやNETBIOS名を'x'で塗り替えています）

>lmutil lmdiag

# 
# This license can be checked out
# -----------------------------------------------------
# 
# Enter <CR> to continue: "adwu" v1.31, vendor: armlmd
#   License server: xxxxxxxx
#   floating license no expiration date
# 
#   Requests from the same USER/HOST/DISPLAY do not consume a new license
# 
# This license can be checked out
# -----------------------------------------------------
# -----------------------------------------------------
# License file: 8224@xxxxxxxx
# -----------------------------------------------------
# -----------------------------------------------------
# License file: C:\altera\xxxxxxxxxxxx__0-xxxx3015308023.dat
# -----------------------------------------------------
# "quartus_lite" v2009.05, vendor: alterad
#   uncounted nodelocked license, locked to ethernet address "xxxxxxxxxxxx"  expires: 15-may-2009
# 
# This is the correct node for this node-locked license
# -----------------------------------------------------
# 
# Enter <CR> to continue: "alteramtiwe" v2009.05, vendor: mgcld
#   uncounted nodelocked license, locked to ethernet address "xxxxxxxxxxxx"  starts: 9-dec-2008,   expires: 15-may-2009
# 
# This is the correct node for this node-locked license
# -----------------------------------------------------
# -----------------------------------------------------
# License file: C:\altera\xxxxxxxxxxxx__0-xxxx42759966265.dat
# -----------------------------------------------------
# "quartus_lite" v2008.12, vendor: alterad
#   uncounted nodelocked license, locked to ethernet address "xxxxxxxxxxxx"  expires: 15-dec-2008
# 
# This is the correct node for this node-locked license
# -----------------------------------------------------

この例では，旧ファイルも残っているようで，複数のライセンスが見て取れます．
一部ライセンスサーバからも取得してきており，ADSのライセンスも見受けられます．（各種ツールの名称が並びますが，個々では無関係なので省略しました．）
ModelSimのライセンスは，"alteramtiwe"であると考えられます．QuartusIIは"quartus_lite"でしょう．これらの文字列が見えない，または，"License file: "で，取得したライセンスファイル名がない場合は，どこかの設定が誤っているか，設定終了後にアプリを起動していないのかもしれません．

■[SOPC][ModelSim] 不定値伝播

気持ちよくシミュレーションを実行すると，不定値が伝播しており，testbenchモジュールで $stopコマンドが発令された．cpu coreのあたりで，ddr_sdramからの信号のようだ．タイミングはreset_nがネゲートされたあたりで，PLL unlock状態なのが問題のように思える．

現状は，system clockとddrclockの２系統があり，これらの安定化を待つようなシステムになっているのかは不明である．少なくともシミュレーションで不定値が伝播してきているので，下記のいずれかの問題が生じていると考えられる．

自動生成されるテストベンチが不正
PLL lock状態までシステムをとめるような仕組みが存在しない
これはこれで問題な気がする．どこかのサンプルでPLLをSOPCからはずしていた理由はコレか...
シミュレーション実行において手順が抜け落ちている？
ALTERAセミナ資料どおりにやってるはず...

実機＋JTAGがぶら下がっている状態では動いているので，PLL安定後は正常動作する模様です．
初期起動時の不安定性がシミュレーションにより予見されたということでしょうかね．

妄想レベルでの対策は，すべてのPLL出力が安定（lock信号がアサートされるまで）は，NiosIIシステム全体をリセット状態にしておくことですね．SOPC builderにより生成されたモジュールへのリセット信号が，本当の全域リセットと，PLLブロックへ入っている?リセットと区別されていることが条件になりますねぇ．もしくはPLLブロックをSOPC Builderから離して生成するか．そうなるとdynamicなclock制御ができなくなるか．
そんなことするのは当面先のことになるし，clock domain境界の処理をどうすべきかを検討する必要がありますが．クロック・モジュールリセットの集中管理が必須となってくるでしょうねぇ．そんなことできるかな...

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▼ [SOPC] システムリセットについてとんずら雑記R ぉゅぅ
■[Altera][SOPC][Q2HB] システムリセットについてシミュレーション実施時に不定値が伝播したと書きましたが，SOPC上でのIPコアの設定が一部まずかったのが要因のようです．結論に至る前に，そもそもPLLが安定するまでの間はどうなっているのか...

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