■[雑] 年末

ビッグサイトロンでのサークル参加を止めて久しいですが，この冬は帝都にも向かいません...
少々私用で忙しかったのと，現状のタスクで手一杯なので，これ以上ネタを仕入れないようにしたかったてのもあります(笑

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■[QuartusII] WEB editionでJTAGクロックにremoval error

前回，[QuartusII] TimeQuestのaltera_reserved_tckのremoval errorということで，長船さんにコメントをいただいた件を検証してみた．
タイトルに答えを書いている気がしないでもないが...(汗;

▲Subscription Licenseが有効な場合

各種IPもライセンスvalidateされている状態なので，JTAG接続の必要は無い．
結果としては，SRからの回答もあったように，removal timing errorの発生も無い．
むしろ，altera_reserved_tckがclockとしてリストアップされない．Technology MapViewerにて，PostMapping後の該当回路周辺を見てみると，以下のようになっていた．

なんかaltera_internal_jtagのポートが記憶と異なる...

▲Subscription Licenseが無効な場合（WEB edition）

いわゆるWEB editionでも見てみた．

どうだろうか．赤枠で囲った３つのポートが増えていることがわかるだろう．

• SHIFTUSER
• CLKDRUSER
• UPDATEUSER

timing errorを出していたのはこの余計な信号生成とかが絡んでいるせいと思われる．また，発生する条件も，これら追加された信号のあたりと推定するため，通常動作中には悪影響はなく，JTAG切断時やtime out時にタイミング違反となる可能性があるのかもしれない．

したがって，本件は問題ナシとしてcloseする．

この辺りを見てしまうと，NiosIIライセンスなしでQuartus II/SOPC Builderを使い続けるのは，色々とライセンス問題で泣かされそうな予感がしてくる．

評価に影響がないように... と考えるとあれか，30日の機能評価版を使えということか．WEBで情報が少ない理由はココにあるのかもしれないな...

儂はどう動くべきなんだろうかな．

Nios IIコアを捨てて，テキトウなCPUコアを持ってくるのも一つだろう．SOPC BuilderのGUIは捨てるのが惜しいので，Avalonシステムは継承したいところだな...

とりあえずもう少し何かカタチができるまでは続けよう...

いただいたIPを使ってファイルアクセスを試したいところですが，中間フォロー資料を先に作らせていただきたく．今週中には第一報を出します．*1

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■altera_reserved_tckのremoval error

Nios IIのCPUコアを使ったときの話．
いつものようにWarningが大量に出てきているので，自動生成ファイルを含めて中身を眺めていた．ふと，cpu.sdcを見るとこのようなコメントが見つかる．

#**************************************************************
# Timequest JTAG clock definition
#   Uncommenting the following lines will define the JTAG
#   clock in TimeQuest Timing Analyzer
#**************************************************************

確かに，clockが１つだけunconstraintになっていた．これのせいですな．
で，これをコメントインするとですね，表題の問題にぶちあたるわけです．

※画像は"新規ウィンドウで開く"を推奨

▲前提条件

折角会社で(ryServiveRquestで問い合わせて見ていますが，未解決．アドバイスをいただいたのもコミで，とりあえず下記の設定で試しています．

cpu.sdc

以下をコメントインする．

create_clock -period 10MHz {altera_reserved_tck}
set_clock_groups -asynchronous -group {altera_reserved_tck}

そして，以下の一行をgenerated clockも制約に追加（SRにより追記OK）

set_clock_groups -asynchronous -group {altera_internal_jtag|tckutap}

setting

Project右クリック→settingを開く．で，hold timingを保障するように頑張ってくれるらしい．

▲結果

Quartus II WEB editionを使うと，こうなった．家と会社の自前PCと師のPCでも同様．

コレに対して，同じプロジェクトを送付してあるのだけれど，errorはでないというコメントであった．
とりあえず，サブスクリブ版でも試してみようかと思う．試してもらう，が正解か(縛

申し訳ないが，コレの確認ができるまではcloseできない...？

デフォルトでコメントアウトされていたので，無視していたのだけれど，特に問題なく動いてそうなんですよね．JTAG-UARTが入ってるとまずいかと思ってみたりもしたのだけれど，抜いても同じだった．
QuartusIIがFitting（配置配線）を諦めたと考えるべきなのだろうか．そのわりにはそんなWarningらしきものは出てないようだしなぁ．この手のTipsてどこかに落ちてないのだろうか...

Warningゼロは不可能に近いことは承知しているが，SOPC Builderだけでペタペタ作ってこれだけWarningが出てくるのも怖いわけですよ．HDL真面目に触りだして短いのもあるけれど，CでいうならばWarningの理由を全て把握した上でないと，安心して出荷できないじゃないですか．

PerlでHDL記述を自動生成したりしているようだけれど，Verilogのビット幅指定を端折っていたりする．これでもWarningは出てくるのだけれど，こういう感じで理解しているものは無視できる．しかし，Timing errorを無視するわけにはいかないだろう…．

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■[Altera][Q2HB][IP] SPI Core

refer to:"Volume 5: Embedded Peripherals"，"Section I. Off-Chip Interface Peripherals"，"7. SPI Core"

▲Core Overview

(略)SPIインタフェースは，よう使われている．SPI core with Avalon-interfaceは，SPIプロトコルを実装し，バックエンドでAvalon-MMインタフェースを提供する．

SPI coreは，SPIマスタかSPIスレーブのどちらかを実装できる．マスタとして設定したときは，SPI coreは３２個までの独立したSPIスレーブを制御できる．送受信のレジスタ幅は，１～３２ビットの間で設定可能です．より長い転送長はソフトルーチンでサポートされます．SPI coreは，転送が完了するごとにフラグする割込み出力を提供します．

▲Functional Description

SPI coreは以下の信号で同期通信を行います（SPIプロトコル）

このコアには，ユーザに見える柿のリソースがあります．

• MemoryMapped register
  rxdata, txdata,status, control, slaveselect
• ４つのSPIインタフェースポート
  sclk, ss_n, mosi, and miso

int alt_avalon_spi_command(
	alt_u32 base, alt_u32 slave,
	alt_u32 write_length,
	const alt_u8* wdata,
	alt_u32 read_length,
	alt_u8* read_data,
	alt_u32 flags)

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■[Altera][SOPC][Q2HB] システムリセットについて

シミュレーション実施時に不定値が伝播したと書きましたが，SOPC上でのIPコアの設定が一部まずかったのが要因のようです．
結論に至る前に，そもそもPLLが安定するまでの間はどうなっているのかという疑問を払拭するために調べてみました．

そのメモをここに掲載しておきます．

前回の記事で注目していたのは，SOPC上でインスタンス化した，PLLとDDRSDRAM(HP)コントローラでした．それぞれについて確認しましょう．

module ddrsdram_s1_arbitrator (
  input            ddrsdram_s1_resetrequest_n;
  output           ddrsdram_s1_resetrequest_n_from_sa;
  wire             ddrsdram_s1_resetrequest_n_from_sa;
  //assign ddrsdram_s1_resetrequest_n_from_sa = ddrsdram_s1_resetrequest_n
  // so that symbol knows where to group signals which may go to master only, which is an e_assign
  assign ddrsdram_s1_resetrequest_n_from_sa = ddrsdram_s1_resetrequest_n;

  //reset sources mux, which is an e_mux
  assign reset_n_sources = ~(~reset_n |
    0 |
    0 |
    cpu_jtag_debug_module_resetrequest_from_sa |
    cpu_jtag_debug_module_resetrequest_from_sa |
    0 |
    ~ddrsdram_s1_resetrequest_n_from_sa |
    ~ddrsdram_s1_resetrequest_n_from_sa |
    0 |
    pll0_s1_resetrequest_from_sa |
    pll0_s1_resetrequest_from_sa);

  //reset is asserted asynchronously and deasserted synchronously
  Nios2_NoDDR_reset_SysClk_domain_synch_module Nios2_NoDDR_reset_SysClk_domain_synch
    (
      .clk      (SysClk),
      .data_in  (1'b1),
      .data_out (SysClk_reset_n),
      .reset_n  (reset_n_sources)
    );

  //reset is asserted asynchronously and deasserted synchronously
  Nios2_NoDDR_reset_osc_clk_domain_synch_module Nios2_NoDDR_reset_osc_clk_domain_synch
    (
      .clk      (osc_clk),
      .data_in  (1'b1),
      .data_out (osc_clk_reset_n),
      .reset_n  (reset_n_sources)
    );

  ddrsdram the_ddrsdram (
      .soft_reset_n      (osc_clk_reset_n)

  pll0_s1_arbitrator the_pll0_s1
      .reset_n                                           (osc_clk_reset_n)

  Nios2_NoDDR_clock_0_out_arbitrator the_Nios2_NoDDR_clock_0_out
      .reset_n                                           (osc_clk_reset_n)

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■[Altera][Q2HB][IP] Performance Counter Core

refer to:"Volume 5: Embedded Peripherals"，"Section V. Test and Debug Peripherals", "29. Performance Counter Core"

注意
performance counterは，複数clockを使用するシステム上では，CPU clockと同じdomainに配置すること．異なる場合はサイクル数から実時間へ正しく変換できない．(p.2453 "Multiple Clock Domain Considerations")

▲Core Overview

高精度パフォーマンスカウンタを提供するらしい．GNU profiler, gprofでも使得る模様．通常のInterval timerを利用することも可能．
３種類の測定方法については，"AN 391: Profiling Nios II Systems."にて述べる．

機能としては，クロックサイクルの計数と，イベント回数の記録である．それぞれ64bit/32bit精度を有す．

    PERF_RESET( PERFORMANCE_COUNTER_BASE );
    PERF_START_MEASURING( PERFORMANCE_COUNTER_BASE );
    PERF_BEGIN( PERFORMANCE_COUNTER_BASE, 1);
	// 測定対象となる処理 //
    PERF_END(PERFORMANCE_COUNTER_BASE, 1);
    PERF_STOP_MEASURING(PERFORMANCE_COUNTER_BASE) ;
    printf("%qu cycle \n", perf_get_section_time(PERFORMANCE_COUNTER_BASE, 1));

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■[SOPC][UG][IP] DDR_SDRAM_HP

refer to:"DDR and DDR2 SDRAM High-Performance Controller User Guide (ug_ddr_ddr2_sdram_hp.pdf)"

▲注意事項（document内部から場所を問わず抜粋）

論理合成時には，あらかじめTcl制約スクリプトを実行しておく必要がある．

▲ライセンス制約

OpenCore Plus Evaluationの場合：
time-limited device programming fileを生成する．このため，"Tethered"または"Untethered"による実行となる．時間制限にのみ縛られる場合*1か，JTAGケーブルにより接続されている状態が維持されている必要があります．

▲Functional Description

Signals

▲Creating A Simulation Testbench Environment

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■[SOPC][IP] PLL

refer to:"Volume 5: Embedded Peripherals"，"Section VI. Clock Control Peripherals", "31. PLL Core"

▲Core Overview

Avalon-MM I/Fをもつ，Stratixシリーズ/Cycloneシリーズ搭載のオンチップPLLコアである．PLLコンポーネントは，Mega FunctionのALTPLLを用いており，ラッパーコアとなる．SOPC Builderから実装するメリットとしては，status/control signalをMMレジスタからアクセス・参照することができる．

用途は，システム全域のクロック生成・モジュールの一部に供給するクロックの生成，である．

▲Function Description

PLL Status and Control Signals

ALTPLL Mega Fuctionはパラメタライズされていることから，ステータス・コントロール信号は可変長となる．所望のステータス信号・コントロール信号をSOPC Builder systemモジュール外に出すことができる．排他的に，Avalon-MM レジスタ経由でアクセスができる．

設定方法は，Instantiating the Core in SOPC Builderを参照のこと．

System Reset Considerations

FPGAのコンフィレグレーションにおいて，PLLコアは自動的にリセットします．PLLに与えられたリセット回路は，SOPC Builder systemモジュール全域へのリリースを解除する前に，PLLがロックすることを保障します．

注：PLLをリセットすることは，関連するSOPC Builder system moduleをリセットします．

Instantiating the Core in SOPC Builder

PLLコアは，ALTPLL Mega Functionを用いています．MegaWizardインタフェースを用いて，ユーザがステータス・コントロール信号の接続を指定します．
"PLL Setting"にて，ALTPLL MegaWizardを起動します．ここで，[1]Parameter Settingの"Inputs/Lock"ページで，"Lock output"グループに， Create "locked" outputチェックボックスがあります．これにチェックを入れると，PLL lock状態の信号が，SOPC Buidlerシステムモジュールのtop level moduleに出力されます．

その後，"Interface Page"にて，それの信号を出力する先を選択することができます．（registerかexportか）

※aresetは，PLLのみをリセットするのではなく，SOPC Builder system module全域をリセットします．

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■[Altera][MAVA]Avalon-MMの仕様

referto: mnl_avalon_spec.pdf

▲Signals

Avalonシステムでは，全ての信号はアクティブ-Highとなっている．postfixが"-n"と表記している信号は，アクティブ-Lowとして参照が可能な信号である．

基本的な信号

Wait-state信号

サンプルのチャートをみると，masterからのreadrequest/writerequestがアサートされたときに脊髄反射する必要があるみたい．コンポーネント自身がデータの準備ができていない場合に，デアサートしておいたほうが無難かもしれん．masterが常にwaitrequestを受けていても問題が無いかはわからんけど．

# 参照していないだろうし大丈夫かなぁ

Pipeline Signals

Burst Signals

Flow Control Signals

Reset Signals

▲Slave Interface Properties

waitrequest信号が含まれる場合は未使用となる．|

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■[SOPC] Model-Simによるシミュレーション

▲設定～ModelSimのライセンス

最初のインストールでQuartusIIしか入れていなかったため，ModelSim AlteraEditionを入れる．ライセンスが無いといわれたので，その追加方法についてメモを残しておく．

SOPC Builderにて，[System Generation]タブのOptionグループの"Simulation. Create project simulator files."をcheckする．

1. "Run Simulator"を押下するとModelSimが起動する模様．

（ModelSimのインストール，ライセンスの取得は必須である．）

QuartusIIの，メニュー"Tool"→ "License Setup.." → "WebLicense Update"ボタンを押下すると，ALTERAのサイトに接続しにいきます．ALTERA WEB SITEのアカウントを取得しておき，LOGINします．
ユーザ情報を確認した後に，"ModelSim WEB edition"のライセンスも必要か問うているチェックボックスがあるので，忘れずにチェックを入れておきます．ライセンスファイルはメールで送られてきますので，コレを任意のフォルダに保存して，LM license managerがそれを参照するように設定します．
ユーザによっては，すでにxilinxやLM license managerを使用する製品を利用されているかもしれません．

マイコンピュータ→（右クリック）→ property → "詳細徹底"タブ → "環境変数"ボタン → ユーザの環境変数またはシステム環境変数
ここを参照して，下記の変数の値を修正します．存在しなければ新規に作成します．
QuartusIIに限れば，Option Dialogにて，"Use LM_LICENSE_FILE"の指定ができるチェックボックスが存在します．
ModelSimにはソレが無いため，環境変数の設定が必須となります．
ライセンスファイルが存在しない場合は，ここで記すような解決策の定時をダイアログで受けることになるでしょう．

環境変数

MGLS_LICENSE_FILE
LM_LICENSE_FILE

複数のファイルや，ライセンスサーバ（<port-number>@<server-name>）を参照する場合は，セミコロン';'で区切ります．

設定が正しくできているかどうかは，スタートメニューからたどって，"ModelSim-Altera 6.3g_p1 (Quartus II 8.1)"を実行します．
コマンド待ち受け画面（"transcript"）が出てくるので，ここで"lmutil lmdiag"と入力します．出力例を以下に示します．（IPやNETBIOS名を'x'で塗り替えています）

>lmutil lmdiag

# 
# This license can be checked out
# -----------------------------------------------------
# 
# Enter <CR> to continue: "adwu" v1.31, vendor: armlmd
#   License server: xxxxxxxx
#   floating license no expiration date
# 
#   Requests from the same USER/HOST/DISPLAY do not consume a new license
# 
# This license can be checked out
# -----------------------------------------------------
# -----------------------------------------------------
# License file: 8224@xxxxxxxx
# -----------------------------------------------------
# -----------------------------------------------------
# License file: C:\altera\xxxxxxxxxxxx__0-xxxx3015308023.dat
# -----------------------------------------------------
# "quartus_lite" v2009.05, vendor: alterad
#   uncounted nodelocked license, locked to ethernet address "xxxxxxxxxxxx"  expires: 15-may-2009
# 
# This is the correct node for this node-locked license
# -----------------------------------------------------
# 
# Enter <CR> to continue: "alteramtiwe" v2009.05, vendor: mgcld
#   uncounted nodelocked license, locked to ethernet address "xxxxxxxxxxxx"  starts: 9-dec-2008,   expires: 15-may-2009
# 
# This is the correct node for this node-locked license
# -----------------------------------------------------
# -----------------------------------------------------
# License file: C:\altera\xxxxxxxxxxxx__0-xxxx42759966265.dat
# -----------------------------------------------------
# "quartus_lite" v2008.12, vendor: alterad
#   uncounted nodelocked license, locked to ethernet address "xxxxxxxxxxxx"  expires: 15-dec-2008
# 
# This is the correct node for this node-locked license
# -----------------------------------------------------

この例では，旧ファイルも残っているようで，複数のライセンスが見て取れます．
一部ライセンスサーバからも取得してきており，ADSのライセンスも見受けられます．（各種ツールの名称が並びますが，個々では無関係なので省略しました．）
ModelSimのライセンスは，"alteramtiwe"であると考えられます．QuartusIIは"quartus_lite"でしょう．これらの文字列が見えない，または，"License file: "で，取得したライセンスファイル名がない場合は，どこかの設定が誤っているか，設定終了後にアプリを起動していないのかもしれません．

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■11. 名前つきblockとtaskの無効化 ～ Disabling of named blocks and tasks

'disable'文は，Verilog HDLの手続き上の記述の構造化された本質を維持している間，併発してアクティブな手続きの実行(activity)を終了することに関する能力を与えます．

disable文は，taskの命令を全て実行する前に終了させることや，loop文からのbreakすることや，loop文のほかの反復とともに連続するため命令をスキップすること，のメカニズムを与えます．ハードウェア割込みやglobal resetのような例外状態をハンドリングするのに有用です．

disable_statement ::= (From Annex A - A.6.5)
    disable hierarchical_task_identifier ;
  | disable hierarchical_block_identifier ;

それぞれの様式のdisable文は，taskまたは名前付けされたブロックを終了します．処理は，blockに続く命令から，または，後のtask enabling文により再開します．また，名前つきblock内や，task内で有効になった，全ての活動(activities)は，終えられるものとします．

task enable文がネストしていて（1つのtaskがほかのtaskをenableにするような場合），一方が他方をまだenbaleにしていないならば，連鎖の中でtaskをdisableにすることは，下位の連鎖全てのtaskをdisableにすることである．

If task enable statements are nested that is, one task enables another,
 and that one enables yet another
  then disabling a task within the chain
   shall disable all tasks downward on the chain.

taskが1回以上enableにされるならば，そのようなtaskを無効にすることは，そのtaskの全ての起動が無効にされるものとします．（disableのqueingされたものが全て消える，という意味かしら??）

If a task is enabled more than once, then disabling such a task shall disable all activations of the task.

taskがdisableにされるなら，taskによって開始されるかもしれない以下の活動（activities）の結果は定義されません:

• output引数とinout引数の結果
• スケジューリングされたけれども実行されていないノンブロッキング代入
• 手続き型連続代入（assign文とforce文）

disbale文は，disable文に含まれる，特殊なblockやtaskをdisableするのに，blockとtask内で使えます．disbale文は，function内の名前つきblockをdisableにすることができます．function内のdisable文があるところでは，blockかtaskをdisableにします．この挙動は未定義です．

automatic task中に，automatic taskまたはblockを無効化することは，タスクのすべての同時発生の実行のための通常のタスクのように続きます．（意味わからん）

Disabling an automatic task or a block inside an automatic task 
It proceeds as for regular tasks for all concurrent executions of the task.

例1) 本例は，blockが自身をdisableする方法を示します．

begin : block_name
  rega = regb;
  disable block_name;
  regc = rega; // この代入は実行されることはない．
end

例2) 本例は，disable文を，名前つきblockで，前方goto文と似たように使うことを示します(意訳)．disable文の後の，次の命令文は，名前つきblockに続くものとなります．

begin : block_name
  ...
  ...
  if (a == 0)
    disable block_name;
  ...
end // 名前つきblockの終端
// 名前つきblockの後のコードから継続実行する
  ...

例3) この例は，taskからの早期returnのように使うdisable文を示します．しかし，diable文を使ってtask自身をdisableにすることは，プログラミング言語で見つけるようなreturn文のための速記（short-hand）ではありません．

task proc_a;
begin
  ...
  ...
  if (a == 0)
    disable proc_a; // trueであれば返る．
  ...
  ...
end
endtask

例4) この例は，C言語のcontinue/break文の2つと同じように使うdisable文を示します．例は，名前つきblockが，ループカウンタがnに達するまで繰り返すか，変数aがbの値にセットされるまで実行される，制御コードを示します．名前つきブロック"break"は，a==bになるまで実行するようなコードを含んでいます．このポイントでは，"disable break;"文が，blockの実行を終了します．名前つきブロック"continue"は，for loopのそれぞれの繰り返しを実行するコードを含んでいます．毎回，このコードは"disable continue;"命令をh実行し，"continue"blockを終了します．そして，次のfor loopの反復処理へ移ります．

"continue"blockの反復制御には，命令文セットは，a!=0であれば実行する．他の命令セットは，a!=bであれば実行する．（訳注：要はこの文だけ．）

begin : break
  for (i = 0; i < n; i = i+1) begin : continue
    @clk
      if (a == 0) // "continue" loop
        disable continue;
      <statements>
      <statements>
    @clk
      if (a == b) // "break" from loop
        disable break;
      <statements>
      <statements>
  end
end

例5) この例は，resetイベントが起きたときの，タイミング制御とtask"action"を同時実行を無効にするdisable文を示します．？ being used to disable concurrently a sequence of timing controls and the task action, when the reset event occurs.

例は，"event_expr"と名づけられたシーケンシャルブロックと，イベント"reset"の発生を待つdisable文とから成るfork/join blockを示します．シーケンシャルブロックと，reset待ちとは，並行して実行します．"event_expr"ブロックは，イベント"ev1"とイベント"trig"の三回の発生を待ちます．これら４つのイベントが生じて，さらに'd'時間単位経過したときに，task"action"が実行します．イベント"reset"がおきたとき，シーケンシャルブロック内のイベントにかかわらず，task"action"を含めて，fork/joinブロックは終了します．

fork
  begin : event_expr
    @ev1;
    repeat (3) @trig;
    #d action (areg, breg);
  end
  @reset disable event_expr;
join

例6) 次の例は，再トリガ可能な単安定のビヘイビア記述の例です．名前がつけられた"retrig"イベントは，単安定時間周期で再開します．"retrig"が，250時間単位以内で起こり続けていると，Qは1となります．

always begin : monostable
  #250 q = 0;
end

always @retrig begin
  disable monostable;
  q = 1;
end

（個人的まとめ）
diable/continue文は，シミュレーションモデルで使うと効果的かもしれない．ハードウェア記述で使うのはナンセンスだろう．（合成できるかどうかも怪しいか． パラメータを使ってコンパイル時にのみインスタンスを複数生成することなんかには使えそう．）

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■日記なのか？

日記更新の頻度が落ちておりますが，wikiコンテンツは伸ばしております．ALTERAのNiosIIをいじろうとして，思った以上にいろんなところでハマってしまい，これは時間が作れないとつらいんじゃないか，ということで，なんとなく訳した資料を残しておきます．
まぁ，成果物としてのまとめも兼ねていますけれど(ぉ

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